TRABAJO
COLABORATIVO II
LUIS ALBERTO SANCHEZ CORREA
CC 16.786.134
GRUPO
90178-8
TUTOR
CARLOS
EMEL RUIZ
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA - UNAD
ESCUELA DE CIENCIAS BASICAS DE TECNOLOGIA E INGENIERIA
SISTEMAS DIGITALES SECUENCIALES
MAYO-2014
PALMIRA – VALLE
INTRODUCCION
En el desarrollo de este trabajo aplicamos los conocimientos de los flip
y flops de la segunda unidad, para desarrollar un circuito secuencial que
permita en un display de siete segmentos la secuencia de diez números de manera
cíclica.
Un biestable (flip - flop en inglés), es un multivibrador capaz de
permanecer en uno de dos estados posibles durante un tiempo indefinido en
ausencia de perturbaciones. Esta característica es ampliamente utilizada en
electrónica digital para memorizar información. El paso de un estado a otro se
realiza variando sus entradas. Dependiendo del tipo de dichas entradas los
biestables se dividen en: asíncronos: sólo tienen entradas de control. El más
empleado es el biestable RS.
Síncronos: además de las entradas de control posee una entrada de
sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo
general, las entradas de control asíncronas prevalecen sobre las síncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o
por flanco (de subida o de bajada). Dentro de los biestables síncronos
activados por nivel están los tipos RS y D, y dentro de los activos por flancos
los tipos JK, T y D. Los biestables síncronos activos por flanco (flip - flop)
se crearon para eliminar las deficiencias de los latches (biestables asíncronos
o sincronizados por nivel).
Para este trabajo colaborativo 2 utilizaremos Biestable tipo D (Data o
Delay) Símbolos normalizados: Biestables D a) activo por nivel alto y b) activo
por flanco de subida. El flip-flop D resulta muy útil cuando se necesita
almacenar un único bit de datos (1 o 0). Si se añade un inversor a un flip-flop
S-R obtenemos un flip-flop D básico. El funcionamiento de un dispositivo
activado por el flanco negativo es, por supuesto, idéntico, excepto que el
disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que
Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de
almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere
el valor de la entrada D cuando se activa la entrada de sincronismo, C.
Adicionalmente, este trabajo colaborativo nos brinda la oportunidad de
ampliar los conocimientos sobre la segunda unidad del curso y con los aportes
que realicen los compañeros del grupo se podrá debatir los temas relacionados
con la segunda unidad del curso de sistemas digitales secuenciales.
Fase 1. Descripción del Problema.
Una vez estudiados los contenidos de la unidad II y
apoyados en los documentos de las referencias bibliográficas, el equipo de
trabajo debe diseñar un circuito secuencial que permita en un display de siete
segmentos la secuencia de diez números de manera cíclica.
1 – 5 – 3 – 7 – 9 – 2 – 6 – 4 – 8
– 0
A continuación elaboramos un Diagrama delos estadosque
tomará un circuito secuencial de 10 dígitos de manera aleatoria, comenzando con
el numero 1 y terminando con el numero 0.
El Diagrama de los
estados en código binario, que es el que se maneja en los sistemas digitales
sería el siguiente:
TABLA DE LOS ESTADOS ACTUALES
TABLA COMPARATIVA DE ESTADO ACTUAL Y ESTADO DESEADO
Nos permite ver el
estado actual del circuito y el estado al cual pasara.
Usando las herramientas del software de Autómatas
secuenciales JFLAP se realizaron las pruebas de Moore y Mealy
Fase 2. Verificación.
El equipo de trabajo debe realizar todo el proceso o
pasos necesarios para la realización del circuito, recuerde que se debe hacer
dos videos, uno para la simulación en Proteus y otro para el circuito físico
funcionando de manera que la secuencia se pueda apreciar en el display siete
segmentos. La secuencia debe observarse cada dos (2) segundos, para lo cual, el
informe debe incluir los cálculos de temporización del circuito 555.
Este tipo de funcionamiento se caracteriza por una
salida con forma de onda cuadrada (o rectangular) continua de ancho predefinido
por el diseñador del circuito. El esquema de conexión es el que se muestra. La
señal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un
tiempo t2. La duración de estos tiempos depende de los valores de R1, R2 y C,
según las fórmulas siguientes:
t1 = LN(2) (R1+R2) C
[segundos]
t1 = 0,693 (R1+R2)
C
y
t_2 = ln(2) R2 C
[segundos]
t_2= 0,693 R2 C
La frecuencia con que la señal de salida oscila está
dada por la fórmula:
el período es simplemente: T = 1 /f
También decir que si lo que queremos es un generador
con frecuencia variable, debemos variar la capacidad del condensador, ya que si
el cambio lo hacemos mediante los resistores R1 y/o R2, también cambia el ciclo
de trabajo o ancho de pulso (D) de la señal de salida según la siguiente
expresión:
Hay que recordar que el período es el tiempo que dura
la señal hasta que ésta se vuelve a repetir (Tb - Ta).
En nuestro caso
CIRCUITO EN PROTEUS
SIMULACION USANDO EL SOFTWARE HVDL
entity d_ff is
port ( d, clk : in bit; q, qn : out bit );
end d_ff;
architecture basic of d_ff is
begin
ff_behavior : process is
begin
wait until clk = '1';
q <= d after 2 ns;
qn<= not q ;
end process ff_behavior;
end architecture basic;
entity and4 is
port ( a, b, c, d : in bit; y : out bit );
end and4;
architecture basic of and4 is
begin
and4_behavior : process is
begin
y <= a and b and c and d after 2 ns;
wait on a, b, c, d;
end process and4_behavior;
end architecture basic;
entity or4 is
port ( a, b, c, d : in bit; y : out bit );
end or4;
architecture basic of or4 is
begin
or4_behavior : process is
begin
y <= a or b or c or d after 2 ns;
wait on a, b, c, d;
end process or4_behavior;
end architecture basic;
entity display is
port ( a, b, c, d : in bit; y : out integer );
end display;
architecture basic of display is
begin
begin_behavior : process is
begin
y <= a*1 + b*2 + c* 4 + d*8 after 2 ns;
wait on a, b, c, d;
end process display_behavior;
end architecture basic;
architecture struct of reg4 is
signal int_clk : bit;
begin
bit0 : entity work.d_ff(basic) port map (d0, int_clk, q0, q0n);
bit1 : entity work.d_ff(basic) port map (d1, int_clk,
q1, q1n);
bit2 : entity work.d_ff(basic) port map (d2, int_clk,
q2, q2n);
bit3 : entity work.d_ff(basic) port map (d3, int_clk,
q3, q3n);
gate1 : entity work.and4(basic) port map (q0, q0, q3n,
q3n);
gate2 : entity work.and4(basic) port map (q0n, q1n,
q2n, q3n);
d0: entity work.or4(basic) port map (gate1, gate1,
gate2, gate2);
gate3 : entity work.and4(basic) port map (q1, q1, q2n,
q3n);
gate4 : entity work.and4(basic) port map (q0, q1n,
q2n, q3);
gate5 : entity work.and4(basic) port map (q0, q1n, q2,
q3n);
d1: entity work.or4(basic) port map (gate3, gate4, gate5,
gate3);
gate6 : entity work.and4(basic) port map (q0, q2n,
q2n, q3n);
gate7 : entity work.and4(basic) port map (q1, q2n,
q2n, q3n);
gate8 : entity work.and4(basic) port map (q0n, q1, q1,
q3n);
d2: entity work.or4(basic) port map (gate6, gate7,
gate8, gate6);
gate9 : entity work.and4(basic) port map (q0n, q1n,
q2, q3n);
gate10 : entity work.and4(basic) port map (q0, q1, q2,
q3n);
d3: entity work.or4(basic) port map (gate9, gate10,
gate9, gate10);
numero: entity work.display(basic) port map (q0, q1,
q2, q3);
end architecture struct;
CONCLUSIONES
ü
El
uso de flip flop permite el diseño y desarrollo de circuitos secuenciales, lo
cual es la finalidad del curso desde el punto de vista del uso de circuitos
combinacionales.
ü
El
software Proteus permite la visualización del desarrollo del proyecto lo cual
muestra que el diseño y la implementación estuvieron correlacionados.
ü
El
uso del software HVDL es una herramienta que permite probar si lo diseñado
concuerda con el objetivo trazado inicialmente, lo cual es este caso es cierto.
ü
El
trabajo colaborativo permitió integrar esfuerzos conjuntos con otros miembros
del grupo.
ü
Los
biestables síncronos son propensos a sufrir un problema denominado meta
estabilidad, que ocurre cuando una entrada de datos o de control está cambiando
en el momento en el que llega un flanco de reloj.
ü
El
resultado es que la salida puede comportarse de forma imprevista, tardando
muchas veces más de lo normal en estabilizarse al estado correcto, o incluso
podría oscilar repetidas veces hasta terminar en su estado estable
BIBLIOGRAFIA
ü Georffrey Acevedo González Actualización 26 de febrero de
2011. Modulo de sistemas digitales secuenciales.
No hay comentarios.:
Publicar un comentario